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本文重點介紹近些年微波電路設計取得的進步，這意味著現(xiàn)在采用硅芯片技術中的低相位噪聲 VCO 可以覆蓋一個倍頻程范圍
多年來，微波頻率生成使工程師面臨嚴峻的挑戰(zhàn)，不僅需要對模擬、數(shù)字、射頻(RF)和微波電子有深入的了解，尤其是鎖相環(huán)(PLL)和壓控振蕩器(VCO)集成電路組件方面，還需要具備可調(diào)濾波、寬帶放大以及增益均衡等專業(yè)知識。
本文重點介紹近些年微波電路設計取得的進步，這意味著現(xiàn)在采用硅芯片技術中的低相位噪聲 VCO 可以覆蓋一個倍頻程范圍。在這樣的 IC 上集成輸出分頻器可以支持幾個低頻倍頻程范圍，輸出集成倍頻器則支持單個 IC 生成高達 32 GHz 的頻率。隨著小數(shù) N 分頻 PLL 頻率合成器技術的進步，現(xiàn)在微波頻率范圍 rms 抖動可低至 60fs，具備無限小的頻率分辨率和極小的雜散信號。低插入損耗寬帶濾波器可以和這些集成 PLL/VCO IC 配合使用，以提高整個系統(tǒng)的頻譜性能，大大降低了微波和毫米波本地振蕩器帶來的相關挑戰(zhàn)。
簡介
本地振蕩器(LO)是現(xiàn)代通信、汽車、工業(yè)和儀器儀表應用中的關鍵組件。無論從基帶到 RF 實施上變頻還是反過來的下變頻，為汽車雷達、材料檢測應用生成掃頻，或者為上述應用電路的構(gòu)建和測試而開發(fā)儀器儀表，我們生活的很多方面都存在 LO。電路和工藝技術的進步已幫助降低了此類電路的成本、復雜性和面積；與過去需要更廣泛地混合使用有源和無源技術相比，現(xiàn)代集成電路大大降低了 LO 的設計難度。
過去，適用于 GSM 等 2G 通信應用的大部分 LO 都使用與 ADI 公司的 ADF4106 類似的整數(shù) N 分頻 PLL，以及窄帶 T 封裝 VCO（例如 VCO190-1846T）。在大多數(shù)情況下，這些 VCO 的高品質(zhì)因素(Q)使其非常易于滿足該嚴苛標準下的相位噪聲規(guī)格。那時的手機一般只支持一種無線標準，標準本身的數(shù)據(jù)速率也有限（雖然 2G 網(wǎng)絡出色的覆蓋率幫助手機獲得了廣泛的市場認可）。基站 LO 一般是使用多種 IC 和 VCO 子模塊組合而成的模塊，如圖 1 所示。
圖 1. 適用于無線通信的 LO 模塊。
對無線數(shù)據(jù)速率以及與不同的無線標準兼容性的需求不斷提高，促進了寬帶 VCO 的發(fā)展，與窄帶 VCO 相比，寬帶 VCO 有助于實現(xiàn)更寬的頻率覆蓋范圍，支持更多的新可用頻譜。支持這種數(shù)據(jù)吞吐量的微波回程網(wǎng)絡也承受著壓力，需要支持高階調(diào)制率，可針對不同范圍和標準進行配置，同時幫助網(wǎng)絡提供商降低工程難度，提高投資回報率。為了支持這些網(wǎng)絡開發(fā)，典型的信號分析儀使用了龐大笨重的釔鐵石榴石(YIG)振蕩器，以及使用類似技術的笨重濾波器。
VOC 改進
開發(fā)集成硅芯片微波 VCO 面臨的最大技術挑戰(zhàn)是可用晶圓制造工藝中的 Q 值有限。在許多情況下，繞線電感（用于 T 封裝 VCO 中）的 Q 值可能從數(shù)百的典型值降至剛剛超過 10，因 Leeson 方程的限制，Q 值會嚴重影響相位噪聲，根據(jù)此方程，相位噪聲 LPM（公式 1）與 VCO Q 值成平方反比，和輸出頻率成平方正比關系。
基于砷化鎵(GaAs)或鍺硅(SiGe)制造的寬帶單核 VCO 通過將 VCO 的調(diào)諧端口范圍從 5V（大部分硅基 PLL 電荷泵可用的典型電壓）擴展至 15V、甚至 30V 來解決范圍與噪聲的問題。這意味著，諧振器 Q 可以保持不變，但擴展的變?nèi)荻O管可調(diào)諧性可以提供更廣泛的調(diào)諧范圍，但不會惡化相位噪聲。這種更高調(diào)諧范圍帶來的挑戰(zhàn)，可以通過使用有源低通濾波器以將電荷泵電壓（典型值為 5V）轉(zhuǎn)換為 15 V 或 30 V 來解決（參見圖 2 中 HMC733 的調(diào)諧范圍）。這些有源濾波器需要使用高壓低噪聲運算放大器。所以，典型的微波 LO 將由 PLL（如 ADF4106），運算放大器以及 GaAsVCO 組成，在很多情況下，還需要一個外部分頻器，將 VCO 信號分頻至 PLL 允許的最大輸入頻率（對于 ADF4106，為 6 GHz）。GaAs VCO 一般在 S 頻段和更高頻段下運行，因為諧振器電路一般在 2GHz 以上提供佳性能。設計電路板時更要格外小心，這需要熟知電源、模擬以及 RF 和微波領域?qū)I(yè)知識。PLL 濾波器的設計及其性能仿真都需要具備豐富的控制理論和噪聲建模經(jīng)驗，并且需要熟悉每個組件。完成這些任務所需的經(jīng)驗并不容易獲得，一般只有從事硬件設計工作幾十年的資深人士才具備。
圖 2. HMC733 調(diào)諧范圍。
目前有多種技術可以解決低 Q 值問題。在類似 ADF4360 的產(chǎn)品系列中，裸片（粘接到焊盤上）表面焊線的 Q 值大約為 30。厚金屬電感也可以改善 Q 值，改進變?nèi)荻O管 Q 也有助于大幅提高諧振器 Q 值，從而進一步改善相位噪聲性能。適合制造高頻率 VCO 和 N 分頻器電路的 BiCMOS 工藝，以及用于開關各種電容的 CMOS 邏輯電路，這些意味著寬帶 PLL 和 VCO IC 切實可行，其小巧的尺寸和更寬的頻率范圍則使其迅速得到無線市場的認可。
許多寬帶 LO 都采用了這種方法。覆蓋整個倍頻范圍的 VCO 很有優(yōu)勢，這是因為一組分頻器可生成的頻率范圍只受z低可用 VCO 頻率和z高可用分頻比限制。采用硅芯片工藝的 VCO 設計取得了重 大突破，通過開關不同的電容組，可以將 VCO 范圍劃分為多個子頻段。這支持實現(xiàn)更廣泛的頻率覆蓋范圍，無需通過降低振蕩器諧振器 Q 值來犧牲相位噪聲，同時支持使用電壓較低的電荷泵，所以無需使用額外的運算放大器，其需要更高的電源電壓軌。進一步改善可將 VCO 頻段的數(shù)量從數(shù)十個增加到數(shù)百個，甚至在單片 IC 上開發(fā)其他單獨的重疊 VCO 內(nèi)核（按需進行開關），從而進一步優(yōu)化相位噪聲，例如 ADF4371（圖 3）。從圖 2 中 HMC733 的單核 VCO 與圖 3 的 ADF4371 的多頻段 VCO 之間，可以看出明顯的不同。
圖 3. ADF4371 頻率與 VTUNE 的關系。
從圖 2 的頻率與 VTUNE 關系圖中可以看出，HMC733 調(diào)諧電壓與輸出頻率成正比，而在圖 3 中，調(diào)諧電壓基本上在 VTUNE 的 1.65V 目標值的幾百毫瓦以內(nèi)。智能頻段選擇邏輯或自動校準電路意味著用戶無需針對頻率開發(fā)頻段查找表，且存在足夠裕量，可以保證在電源電壓范圍，尤其是溫度電壓范圍內(nèi)可靠運行。
PLL 改進
實現(xiàn)更高的數(shù)據(jù)速率需要具有更低的向量誤差調(diào)制(EVM)速率（圖 4），這主要取決于窄帶無線應用中 PLL 頻率合成器的帶內(nèi)相位噪聲貢獻；使用 200kHz 信道柵提供 1.8GHz 輸出需要很高的 N(9000)，因而 N 分頻器的 20log(N)貢獻會在頻段內(nèi)產(chǎn)生嚴重影響。高階調(diào)制速率（例如 64QAM）需要更低的 EVM，這會推動開發(fā)、采用和部署小數(shù) N 分頻頻率合成器，比如 ADF4153A 和 ADF4193,這會使信道柵與 PFD 頻率無關，從而大幅降低帶內(nèi)噪聲。將 ADF4106 和 ADF4153A 進行比較（比較圖 5 和圖 6），可以明顯看出這一優(yōu)勢，在 1kHz 頻偏下，帶內(nèi)噪聲從–90dBc/Hz 降至–105dBc/Hz。我們使用 ADIsimPLL™來計算，它可以對 ADI 公司的所有 PLL 產(chǎn)品進行了仿真。
圖 4. 相位誤差 QPSK。
圖 5. 帶 VCO-1901846T 的整數(shù) N 分頻 ADF4106。
圖 6. 帶 VCO-1901846T 的小數(shù) N 分頻 ADF4153A。
小數(shù) N 分頻還具有額外的優(yōu)勢，由于 PFD 頻率更高，支持的環(huán)路帶寬更寬，因此鎖定時間更短。利用多個電荷泵失調(diào)電流和∑-?擾動功能，可將小數(shù) N 雜散降低到可接受的水平。ADF4193 和 ADF4153A 分別支持 26MHz 和 32MHz PFD 頻率，更高的 PFD 頻率也允許用戶進一步降低 N，由于整數(shù)邊界雜散(IBS)的發(fā)生率和影響較小，因此可進一步改善 EVM 并簡化頻率規(guī)劃。ADF4371 采用的新 PLL 拓撲支持高達 160MHz 的 PFD 頻率。小數(shù) N 分頻器件頻率分辨率的改善（小數(shù)調(diào)制器從 12 位分辨率增加到 39 位分辨率）也意味著 PLL 可用于生成幾乎所有分辨率達到毫赫(MHz)，且精度*的頻率。
圖 7. ADF4371。
過去，使用小數(shù) N 分頻器件遇到的主要阻礙在于存在很高的小數(shù)雜散，這些雜散由∑-?調(diào)制器生成，會降低頻譜純度，因此需要工程師付出更多努力，以減少或消除其影響。由于 ADF4371 具有較低的小數(shù)雜散，并且沒有整數(shù)邊界，所以干凈頻譜意味著可以花費更少時間來研究、調(diào)試，或者從一定程度上消除了這些煩人的頻率生成偽影帶來的影響。較低的帶內(nèi)整數(shù)邊界雜散(–55dBc)意味著一旦經(jīng) PLL 濾波器濾波，雜散就可以得到有效衰減。例如，如果將 40kHz 濾波器用于 400 kHz 信道柵，那么濾波器提供 35dB 衰減意味著距離整數(shù)邊界最近信道的雜散為–90dBc。能夠使用高達 160MHz 的高 PFD 頻率意味著整數(shù)邊界出現(xiàn)的幾率更低，相比使用 32MHz PFD 頻率，使用 160MHz PFD 頻率時，其幾率低 5 倍。
由于 PFD 頻率和頻率分辨率的提高，PLL 品質(zhì)因數(shù)(FOM)也有顯著提升，例如從 ADF4153 的–216dBc/Hz 提高到 ADF4371 的–233dBc/Hz（小數(shù)模式）。將圖 5 和圖 7 中的 ADIsimPLL 曲線進行比較，ADF4106 在整數(shù)模式下，采用 200kHz PFD 頻率設置，10kHz 環(huán)路帶寬，生成 1.85GHz 輸出，而 ADF4371 則采用 160MHz PFD 頻率設置，150kHz 環(huán)路帶寬?？梢钥闯?，在 1kHz 頻偏時存在 20dB 的差異，PLL 頻率合成器技術取得明顯進步。
同時可以看出，存在著 1ps 和 51fs 的集成 rms 相位抖動的差異。值得注意的是，與過去由電感 Q 決定 rms 噪聲性能相比，帶內(nèi)噪聲的大幅改善（通過低 FOM 和小數(shù) N 分頻實現(xiàn)）允許用戶將環(huán)路濾波器帶寬增加至 150kHz，從而抑制此帶寬內(nèi)的 VCO 噪聲，并降低 10kHz 至 100kHz 范圍內(nèi)的惡化，后者一般決定 rms 噪聲。為實現(xiàn)這一帶內(nèi)相位噪聲的改善目標，采用更高規(guī)格的 PLL 頻率參考源至關重要，通過改進此類方法的性能和靈活性，大多數(shù)用戶都能接受這種權衡考量方案。在某些情況下，新型小數(shù) N 分頻 PLL 提供的更低帶內(nèi)噪聲可以和使用偏移或轉(zhuǎn)換環(huán)路的 PLL 的結(jié)果相匹敵，后者在 VCO 至 PFD 的反饋路徑中使用了混頻器，可大大簡化要求嚴苛應用的頻率生成。
ADF4371VCO 的基波頻率范圍為 4GHz 至 8GHz，這是考慮了制造設備所使用的 SiGe 工藝的 VCO 相位噪聲性能的佳點。為了生成更高頻率，我們使用了倍頻器。通過重新設計 VCO 來實現(xiàn)雙倍頻率范圍存在一定問題，因為噪聲的降低幅度高于通過擴展 VCO 的頻率范圍所預期的 6dB。所以，采用了倍頻器，它將 VCO 范圍從 8GHz 擴展到 16GHz，還采用了四倍頻器，將 4GHz 至 8GHz 的 VCO 范圍擴展到 16GHz 至 32GHz。在每種情況下，倍頻器都會帶來一些頻率噪聲，包括 VCO 饋通，以及 2×、3×和 5×VCO 頻率。為了降低濾波要求，每個倍頻器電路都包含跟蹤濾波器，以調(diào)諧輸出，最大限度提高了所需頻率與頻率噪聲的功效比。雙倍輸出的次諧波抑制一般低至 45dB，四部輸出則低至 35dB。
寬帶工作
從之前所示的窄帶示例中，可以看出新型 PLL/VCO 技術優(yōu)勢明顯，但與使用 HMC733VCO 的 HMC704PLL 生成寬帶頻率相比，使用 ADF4371 還可以更進一步改善。用戶使用分立式解決方案時面臨諸多挑戰(zhàn)，其目標是生成 20GHz 至 29GHz 的干凈可變 LO。
首先，HMC733VCO 的輸出功率必須在板上分配，并分頻至適合 HMC704 的頻率，所以必須使用外部分頻器（如(HMC492)，將 10GHz 至 14.5GHz 范圍分頻至 HMC704 允許的 5GHz 至 7.25GHz。
然后，必須使用倍頻器（如 HMC576）將 10GHz 至 15GHz 頻率范圍倍增至 20GHz 至 30GHz。
需要使用有源低通濾波器來生成 HMC733 所需的調(diào)諧電壓。本示例使用 ADA4625-1。這也要求運算放大器的電源電壓高到足以生成所需的調(diào)諧調(diào)壓（在本例中，為 15 V）。
調(diào)諧靈敏度的變化必須在整個 VCO 頻率范圍內(nèi)進行補償。這通常通過調(diào)節(jié)電荷泵電流，以保持電荷泵增益和 VCO 增益的乘積來實現(xiàn)。
HMC576 倍頻器之后的 VCO 饋通約為–20dBc。ADF4371 的調(diào)諧濾波器會將倍頻器產(chǎn)生的不必要的頻率抑制在 35 dBc。這大大簡化了后續(xù)濾波。
圖 8. 分立式 PLL/VCO 倍頻器解決方案。
相比之下，ADF4371 PLL/VCO 開箱即用，只需使用一個高品質(zhì)的外部參考頻率源，即可生成此頻率?？梢詮椭?EV-ADF4371SD2Z 的布局，同時復制相應的電源管理解決方案。環(huán)路濾波器的設計也會明顯簡化，因為不需要最終用戶補償靈敏度(kV)的變化，也無需使用有源濾波器元件。用戶無需花費數(shù)周時間來選擇器件，也無需花費大量時間來為每個分立式組件構(gòu)建仿真模型，他們可以直接使用 ADIsimPLL 來設計和仿真預期的性能，并通過 ADF4371 評估板來評估獲取準確的預期結(jié)果，因為評估結(jié)果與仿真性能非常接近。更少的組件數(shù)量和更高的集成水平能夠大幅改善系統(tǒng)的尺寸和重量，此外，也會大幅改善系統(tǒng)性能，計算得出的 ADF4371 集成 rms 抖動為 60fs，而分立式解決方案的抖動為 160fs。從圖 9 可以看出，組件數(shù)量和電路板面積均明顯節(jié)省，如果不包括必要的退耦電容和其他所需的無源器件，有源器件和功率分路器的總面積相當于 96mm2，而 ADF4371 僅 49mm2。用戶也可以根據(jù)需要為 VCO 選擇 3.3V 電源，以節(jié)省功率。
圖 9. ADF4371 框圖。
在基波 VCO 模式下，ADF4371 的頻譜純度達到z高，無用雜散（非帶內(nèi)）僅限于 VCO 諧波。對于許多轉(zhuǎn)換器時鐘應用，方波本身的特性不會造成問題，可能確實合乎需要，但對于儀器儀表應用來說，寬帶雜散頻率一般必須低于 50dBc?？烧{(diào)諧波濾波器可幫助消除這些諧波，專門設計的 ADMV8416/ADMV8432 非常適合對 ADF4371 的輸出進行濾波。
ADMV8432 是一款可調(diào)諧帶通濾波器，指中心工作頻率范圍為 16GHz 至 32Ghz，典型 3dB 帶寬為 18%，典型插入損耗為 9dB，寬帶抑制大于 30dB，專為配合 ADF4371 四倍頻器輸出使用而設計。ADMV8416 也是一款可調(diào)諧帶通濾波器，工作頻率范圍為 7GHz 至 16GHz，典型 3dB 帶寬為 16%，典型插入損耗為 8dB，寬帶抑制大于 30dB，可配合 ADF4371 倍頻器輸出使用。
圖 10. ADF4371 20 GHz 輸出。
圖 11. 使用 ADMV8432 濾波器的 ADF4371 20 GHz 輸出。
ADMV8416/ADMV8432 均采用雙重疊頻段結(jié)構(gòu)，帶內(nèi)部 RF 開關，可以實現(xiàn)更寬的頻率覆蓋范圍，同時保持出色的抑制性能。頻段選擇通過對所需的電平轉(zhuǎn)換器實施數(shù)字邏輯控制來實現(xiàn)。電平轉(zhuǎn) 換器確保內(nèi)部 RF 開關會進行相應的偏置，以獲得高于+34dBm 的佳輸入三階交調(diào)截點(IIP3)。
在每個工作頻段內(nèi)，可調(diào)諧濾波器通過 0V 至 15V 的模擬控制電壓進行控制，消耗的電流不到 1µA。這種控制電壓一般通過 DAC 和運算放大器驅(qū)動電路生成。例如 AD5760DAC 后接 ADA4898 運算放大器，可以為濾波器提供相對較快的調(diào)諧速度和低噪聲驅(qū)動電壓。如果調(diào)諧速度不太重要，則可以將 DAC 直接驅(qū)動至濾波器的調(diào)諧端口。
考慮到這些模擬調(diào)諧濾波器的性能指標，可以在犧牲少量輸出功率的情況下，去除 ADF4371 頻率合成器倍頻器和四倍頻器輸出中的無用諧波成分。雖然為了解決插入損耗問題，可能需要額 外的放大級，但濾波器一般比分立式開關組解決方案要小，尤其在需要寬帶可調(diào)諧性的情況下。此外，頻率合成器的雜散電平在濾波前一般為–35dBc，濾波后可以達到–55dBc。未濾波且 未使用的輸出的耦合可能會影響?zhàn)佂?，?gòu)建模型時應該非常小心，以實現(xiàn)濾波器 IC 的全阻帶抑制。
結(jié)論
隨著相關工藝、電路和封裝技術的各種創(chuàng)新，頻率生成技術不斷發(fā)展，能夠為用戶提供比以前的分立式解決方案的體積更小、功能和性能更出色的解決方案。寬帶頻率工作趨勢推動了新款 IC 的開發(fā)，即覆蓋多個倍頻率，頻率范圍高達 32GHz。寬帶 PLL/VCO 提供了很高的靈活性和簡潔性，可以幫助最終用戶大幅縮短設計時間和加快上市時間。
對頻譜純度的需求推動濾波 IC 不斷創(chuàng)新，這些 IC 與新開發(fā)的頻率合成器 IC 配合使用，可以提供現(xiàn)代無線應用所需的低相位噪聲和高頻譜純度毫米波信號源。用戶可以使用免費的仿真工具 ADIsimPLL 來評估和比較 PLL 性能，還可以使用簡單易用、具有直觀界面的快速行為模型幫助進行組件選型。這款工具為設計工程師節(jié)省了大量時間，使他們無需構(gòu)建大量不同領域的數(shù)學模型來預測性能。
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